Verilog je jazyk popisu hardvéru (HDL). Je to jazyk používaný na popis digitálneho systému, ako je sieťový prepínač, mikroprocesor, pamäť alebo klopný obvod. Akýkoľvek digitálny hardvér môžeme opísať pomocou HDL na akejkoľvek úrovni. Návrhy opísané v HDL sú nezávislé od technológie, veľmi jednoduché na navrhovanie a ladenie a zvyčajne sú užitočnejšie ako schémy, najmä pre veľké obvody.
Čo je Verilog?
Verilog je HARDWARE DESCRIPTION LANGUAGE (HDL), ktorý sa používa na opis digitálneho systému, ako je sieťový prepínač alebo mikroprocesor alebo pamäť a klopný obvod.
Verilog bol vyvinutý s cieľom zjednodušiť proces a urobiť HDL robustnejším a flexibilnejším. Dnes je Verilog najpopulárnejším HDL používaným a praktizovaným v celom polovodičovom priemysle.
HDL bol vyvinutý s cieľom zlepšiť proces navrhovania tým, že umožňuje inžinierom opísať funkčnosť požadovaného hardvéru a nechať automatizačné nástroje previesť toto správanie na skutočné hardvérové prvky, ako sú kombinačné hradla a sekvenčná logika.
Verilog je ako každý iný jazyk na popis hardvéru. Umožňuje dizajnérom navrhovať návrhy buď metódou zdola nahor alebo zhora nadol.
Úrovne abstrakcie Verilog
Verilog podporuje dizajn na mnohých úrovniach abstrakcie, ako napríklad:
- Behaviorálna úroveň
- Registrovať-prenosová úroveň
- Úroveň brány
Behaviorálna úroveň
Behaviorálna úroveň popisuje systém pomocou súbežných behaviorálnych algoritmov. Každý algoritmus je sekvenčný, čo znamená, že pozostáva zo sady vykonávaných inštrukcií jednu po druhej. Hlavnými prvkami sú funkcie, úlohy a bloky. Neberie sa ohľad na konštrukčnú realizáciu návrhu.
Úroveň registrácie-prenosu
Návrhy využívajúce úroveň prenosu registrov špecifikujú charakteristiky obvodu pomocou operácií a prenosu údajov medzi registrami.
Moderná definícia RTL kódu je „Akýkoľvek kód, ktorý je možné syntetizovať, sa nazýva RTL kód“.
Úroveň brány
Charakteristiky systému sú opísané logickými väzbami a ich časovými vlastnosťami v rámci logickej úrovne. Všetky signály sú diskrétne signály. Môžu mať iba určité logické hodnoty („0“, „1“, „X“, „Z“).
Použiteľnými operáciami sú preddefinované logické primitíva (základné hradla). Modelovanie na úrovni brány nemusí byť tým správnym nápadom pre návrh logiky. Kód na úrovni brány sa generuje pomocou nástrojov, ako sú nástroje na syntézu, a jeho netlist sa používa na simuláciu a backend na úrovni brány.
História spoločnosti Verilog
- História Verilog HDL siaha do 80. rokov 20. storočia, keď spoločnosť s názvom Gateway Design Automation vyvinula logický simulátor Verilog-XL a jazyk na popis hardvéru.
- Cadence Design Systems získal Gateway v roku 1989 a s ním aj práva na jazyk a simulátor. V roku 1990 Cadence dal tento jazyk do verejnej sféry so zámerom, aby sa stal štandardným, nechráneným jazykom.
- Verilog HDL je teraz spravovaný neziskovou organizáciou Accellera, ktorá vznikla zlúčením Open Verilog International (OVI) a VHDL International. OVI malo za úlohu prejsť jazyk cez štandardizačný postup IEEE.
- V decembri 1995 sa Verilog HDL stal IEEE Std. 1364-1995. Výrazne prepracovaná verzia bola publikovaná v roku 2001: IEEE Std. 1364-2001. V roku 2005 prebehla ďalšia revízia, ktorá však pridala len niekoľko menších zmien.
- Accellera tiež vyvinula nový štandard, SystemVerilog, ktorý rozširuje Verilog.
- SystemVerilog sa stal štandardom IEEE (1800-2005) v roku 2005.
Ako je Verilog užitočný?
Verilog vytvára úroveň abstrakcie, ktorá pomáha skrývať detaily jeho implementácie a technológie.
Napríklad dizajn klopného obvodu D by vyžadoval znalosti o tom, ako je potrebné usporiadať tranzistory, aby sa dosiahlo FF spúšťané kladnou hranou a aké časy vzostupu, poklesu a CLK-Q sú potrebné na zachytenie hodnoty na flope medzi mnoho ďalších technologicky orientovaných detailov.
Strata energie, časovanie a schopnosť riadiť siete a iné obvody by tiež vyžadovali dôkladnejšie pochopenie fyzikálnych vlastností tranzistora.
Verilog nám pomáha sústrediť sa na správanie a zvyšok nechať vyriešiť neskôr.
Predpoklady
Predtým, ako sa naučíte Verilog, mali by ste mať základné znalosti jazyka VLSI Design.
- Mali by ste vedieť, ako fungujú logické diagramy, booleovskú algebru, logické brány, kombinované a sekvenčné obvody, operátory atď.
- Mali by ste vedieť o konceptoch analýzy statického časovania, ako je čas nastavenia, čas zdržania, kritická cesta, limity frekvencie hodín atď.
- Základy ASIC a FPGA a koncepty syntézy a simulácie.
publikum
Náš návod Verilog je navrhnutý tak, aby pomohol začiatočníkom, dizajnérom a overovacím inžinierom, ktorí sú ochotní naučiť sa modelovať digitálne systémy vo Verilog HDL, aby umožnili automatickú syntézu. Na konci tohto tutoriálu získate strednú úroveň odborných znalostí vo Verilog.
Problém
Uisťujeme vás, že s návodom Verilog nenájdete žiadny problém. Ak sa však vyskytne nejaká chyba, napíšte otázku do kontaktného formulára.